La industria de chips estandariza el ecosistema de chiplets UCIe para la interoperabilidad

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Un grupo de la industria de chips, que incluye partes interesadas clave como Intel, AMD, Arm, TSMC y Samsung, anunció hoy la interconexión de los chipsets UCIe y la creación de un nuevo consorcio para respaldar este nuevo estándar. El objetivo de ambos es aumentar la innovación para fomentar un ecosistema abierto donde los chiplets de diferentes proveedores sean interoperables.

¿Qué son los chiplets?

Durante los últimos cinco años, debido a la aparición de empaques 2.5D y 3D avanzados, los chiplets han surgido como un nuevo nivel de abstracción en el diseño de chips. Los chiplets son piezas de silicio que por sí solas no forman un sistema completo. Más bien, los chiplets representan la implementación física de una colección única o pequeña de bloques de IP. Luego, estos pueden conectarse a otros chiplets para formar un sistema completo.

Este paradigma de diseño permite la reutilización de IP en diferentes productos y también da como resultado costos más bajos ya que el rendimiento de producción es mayor debido a los chips individuales más pequeños producidos. Los chiplets también brindan una mayor flexibilidad, lo que permite el uso de diferentes procesos de fabricación para cada chiplet, mientras que un SoC tradicional (sistema en un chip) necesariamente se fabricaría utilizando un solo proceso.

Si bien varias empresas, incluidas Intel, AMD y otras, ya han lanzado productos al mercado basados ​​en este enfoque de diseño, el santo grial para la industria es un ecosistema de chips de múltiples proveedores, donde los diseñadores de sistemas pueden elegir sus chips favoritos entre varios proveedores. Sin embargo, para que esto funcione, los chiplets deben ser interoperables, lo que significa que pueden comunicarse y compartir datos de manera efectiva. A la fecha, cada empresa ha desarrollado su propia interconexión, aunque ha habido esfuerzos para hacerlo Estandarización, como la capa física de bus de interfaz avanzada (AIB) de Intel. CXL (compute express link) se ha convertido en la capa de protocolo chip a chip líder.

Interconexión UCIe y consorcio

Hoy, el consorcio de la industria que incluye a AMD, Arm, Google Cloud, Intel, Meta, Qualcomm, Samsung y TSMC anunció UCIe (Universal Chiplet Interconnect Express) como una nueva interconexión de morir a morir para proporcionar un ecosistema de chiplet abierto y multiproveedor. Más específicamente, la especificación UCIe 1.0 ratificada cubre la capa de E/S física, los protocolos die-to-die y una pila de software que aprovecha los estándares de interconexión de la industria PCIe y CXL existentes (aunque en principio también podrían usarse otros protocolos). Además, también hay soporte para la interconexión entre placas: en el futuro, la industria espera poder conectar diferentes placas a nivel de paquete utilizando co-packaging o incluso fotónica integrada.

La interconexión UCIe tiene como objetivo lograr a nivel de paquete lo que la interconexión PCIe ha logrado durante décadas a nivel de tarjeta. En general, el beneficio de interconectar sistemas e IP a nivel de paquete (en lugar de la tarjeta como lo hace PCIe) es reducir significativamente la energía requerida por bit y mejorar el ancho de banda, los cuales pueden ser cuellos de botella importantes.

Intel donó su AIB PHY al estándar UCIe. Sin embargo, esto no significa que UCIe solo funcione con la tecnología de empaquetado de Intel, ya que el protocolo debe ser independiente de la tecnología de empaquetado. Sin embargo, habrá cierta complejidad adicional sobre las interconexiones tradicionales dada la amplia gama de tecnologías de empaquetado existentes, que, por ejemplo, tienden a tener diferentes topetones. (El paso de la interconexión, la medida de la distancia entre las interconexiones, es un indicador aproximado de la densidad de interconexión y la potencia que se puede obtener, similar al paso del transistor de los nodos del proceso).

En este sentido, UCI 1.0 cubre dos conjuntos de especificaciones: uno para paquetes estándar (usando sustratos tradicionales) y otro para paquetes avanzados (usando tecnologías de empaque avanzadas con pitches más pequeños para un mayor ancho de banda). Sin embargo, incluso dentro de cualquiera de estas dos categorías, es probable que los chiplets sean compatibles solo si se diseñaron teniendo en cuenta el mismo tono de relieve. En una de las métricas más importantes, la energía por bit, ambas especificaciones apuntan a ser significativamente inferiores a unos 2 pJ/bit de PCIe, estableciendo objetivos de 0,5 pJ/bit y 0,25 pJ/bit respectivamente.

La organización ya tiene planes para seguir trabajando, lo que incluye factor de forma, gestión, seguridad y otros protocolos. Además, el protocolo aún no es compatible con el empaquetado 3D.

Beneficios adicionales de los chiplets

Como se indicó, los chiplets tienen varias ventajas. La tecnología de empaquetado avanzada que se utiliza para interconectar chiplets utiliza menos energía y tiene un mayor ancho de banda que las interconexiones a nivel de placa, como PCIe. En algunos casos, estos empaques y chips son realmente necesarios, ya que el tamaño máximo de un chip está limitado por algo llamado límite de tamaño de red durante la fabricación. Esto limita el área de la viruta a aproximadamente 850 mm2. Para crear sistemas más grandes, los chips deben estar interconectados de alguna manera.

FIA

Intel, en particular, evangelizó su nuevo enfoque de diseño llamado desglose (o partición) de matrices. En esta metodología, lo que tradicionalmente sería un SoC se descompone en varios chipsets o mosaicos más pequeños, lo que ofrece varios beneficios adicionales.

Dado que un solo defecto durante la fabricación es suficiente para que un chip completo quede inoperable, el rendimiento cae rápidamente a medida que aumenta el área del molde, lo que aumenta los costos. Por lo tanto, la separación de troqueles tiende a generar costos mucho más bajos y ha sido una razón importante para su uso en chips como las CPU Ryzen y Epyc de gama alta de AMD y la GPU Ponte Vecchio de Intel.

Además, la separación de moldes ofrece la flexibilidad de usar múltiples procesos de fabricación en un solo diseño y un tiempo de comercialización potencialmente más rápido. En esencia, el objetivo es desagregar el SoC en sus bloques de IP individuales para lograr la flexibilidad y los beneficios de costo descritos, mientras se mantiene el rendimiento y la potencia como si fuera un chip monolítico.

Estos bloques de chiplet individuales se pueden reutilizar en la cartera de un proveedor. Por ejemplo, un proveedor podría decidir dejar algunos chiplets menos críticos en un sistema en un nodo de borde posterior, moviendo solo la IP más crucial a la tecnología de proceso más reciente. Alternativamente, un solo chiplet podría reemplazarse con otro chiplet, quizás con una funcionalidad completamente diferente. De cualquier forma, se mejoraría el sistema sin tener que revalidar o rediseñar lo que tradicionalmente hubiera sido un SoC completamente nuevo (con su frontal embebido de fábrica).

Por ejemplo, Intel ha construido su propio ecosistema de chiplets con sus FPGA desde 2017, proliferando su cartera de FPGA con el tiempo mediante la combinación y el emparejamiento de diferentes bloques de chiplets conectados a uno de varios núcleos de FPGA. En un ejemplo, Intel lanzó una nueva FPGA con un chiplet PCIe 4.0 varios años después de su lanzamiento inicial como una actualización de la compatibilidad con PCIe 3.0 anterior. En otro ejemplo, se intercambiaron algunos chipsets transceptores para que la memoria HBM se conectara a esas “ranuras” de chiplet.

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